Circuitos combinacionales MSI

Multiplexores de red

Cuando las funciones lógicas son muy complejas no siempre el diseño basado en la minimización y posterior implementación con compuertas lógicas, es el más adecuado. Las técnicas de integración han permitido CI más complejos. Por ejemplo en MSI se dispone de CI de hasta 100 puertas. Estos bloques funcionales MSI, si bien a veces tienen fines específicos, pueden aplicarse a la implementación de funciones lógicas de muchas variables. Las ventajas caen en la disminución de los CI necesarios, del tiempo de diseño, del número de conexiones externas y facilita el mantenimiento.

A continuación se describen brevemente los Combinacionales MSI más comunes:

Codificadores

Permiten codificar las líneas de entrada. Generalmente codifican en binario o BCD.

La imagen muestra un codificador decimal de 10 entradas y 4 salidas, su circuito interno y su tabla de verdad.

Normalemente un codificador sólo esta activa una entrada por vez. En caso de no ser así la salida debe calcularse como la función OR bit a bit de las salidas correspondientes a las entradas activadas independientemente. Estos decodificadores se llaman sin prioridad.

Si ninguna entrada está activa las salidas son todas cero, igual que si estuviera activada la entrada D0. Para evitar este problema los codificadores cuentan con una salida adicional que indica la ausencia de activación de las entradas.

Por último los codificadores suelen contar con una entrada de habilitación. Cuando el chip está activado es válida la tabla de verdad, si no lo está el chip no funciona.

Decodificadores

Son Combinacionales que poseen n entradas y m salidas. El orden adecuado de la salida se activa cuando la codificación correspondiente se inyecta ala entrada. Generalmente son binarios o BCD. En caso de un decodificador binario si tiene n entradas poseerá m = 2n salidas. Así un decodificador realiza lo opuesto a un codificador.

Los decodificadores, además de usarse para decodificar, son útiles para implementar funciones lógicas. Cada una de sus salidas es un minterm de una función de n variables. Aprovechando la entrada de habilitación que suelen tener, es posible aumentar el número de variables.

Suponiendo que se usa un decodificador de 3 x 8 para implementar la función

F(z, y, x) = Σ3 (1,3,6,7)

Se ve la entrada E de habilitación. Si E = 0 el decodificador está habilitado, si E = 1, cualesquiera sean los valores de x, y, o z, ninguna salida se activará.

Se podría obtener un decodificador de 4 x 16, partiendo de dos decodificadores 3 x 8 y así con las combinaciones que se necesiten.

Multiplexores

Disponen de m = 2n líneas de entrada (canales), una línea de salida y n líneas de selección. En función de las líneas de selección determina qué entrada aparece en la salida

Los multiplexores , además de multiplexar, pueden usarse eficazmente para implementar funciones lógicas. Supongamos que la función a implementar sea:

F(a, b, c) = Σ (0,1,5,6,7)

Para implementar una función de 3 variables se necesita un multiplexor de 3 – 1 entradas de selección. Dos de las variables (por ejemplo a y b) se conectan a las líneas de selección. La tercer variable c, se conecta a los canales. A esta altura es conveniente contar con la tabla de verdad de la función, que en nuestro ejemplo es:

De la tabla de verdad de la función, se construye la siguiente tabla auxiliar:

C	B	A	F(a, b, c)
0	0	0	1
0	0	1	1
0	1	0	0
0	1	1	0
1	0	0	0
1	0	1	1
1	1	0	1
1	1	1	1

B	A	F(a, b, c)
0	0	C’
0	1	1
1	0	C
1	1	C

Esta tabla auxiliar se obtiene de la anterior verificando cuanto vale la función para las diferentes combinaciones de a y b, y permite determinar qué valores conectar a los canales del multiplexor.

El procedimiento puede generalizarse para n variables, todas menos una se conectan a las líneas de selección del multiplexor. La restante a los canales de acuerdo a la tabla auxiliar.

Para realizar multiplexores de muchos canales pueden combinarse diferentes multiplexores.

Demultiplexores

Cumplen la función opuesta a los multiplexores. Tienen una entrada y m salidas y n entradas de selección. La salida seleccionada tendrá el valor de la entrada.

El circuito de un demultiplexor es coincidente con un decodificador que posea entrada de habilitación. Por esta razón no se encuentran demultiplexores específicos.

Es usual encontrar en algunas familias lógicas multiplexores/demultiplexores. Estos circuitos pueden cumplir ambas funciones.

Comparadores

Realizan la comparación entre dos números binarios de n bits.

Comparadores de más bits se diseñan de la misma manera. Los Comparadores poseen además entradas por =, <, y >, esto permite realizar comparadores de elevado número de bits, partiendo de comparadores menores.

Detectores/generadores de paridad

Son CI capaces de generar/detectar la paridad de un conjunto de bits.

Las señales de control TO (paridad impar) y TE (paridad par) permiten seleccionar la paridad.

Sumadores

Son CI que realizan la suma aritmética de dos números de n bits. Antes de ver los sumadores disponibles en escala de integración MSI, estudiaremos la suma y resta binaria.

Suma binaria

Resta binaria

Se podría implementar un circuito para realizar la resta como una nueva operación. Sin embargo se verá que es posible restar dos números realizando la suma de uno de ellos mas el complemento a dos (o a uno) del otro.

Para el caso de usar el convenio de complemento a dos.

Sean A y B dos números binarios signados en convenio de complemento a dos, véase el siguiente desarrollo:

A–B/A+C2(B)=A+2n –B=2n +(A–B)

En la expresión se observa que el resultado obtenido difiere del buscado en el valor 2n. Este resultado debe interpretarse como un acarreo a despreciar si el paréntesis ( A - B) resulta positivo. En caso que el paréntesis resulte negativo el resultado estará expresado en complemento a dos.

Para el caso de usar complemento a uno

Sean A y B dos números binarios signados en convenio de complemento a uno, véase el siguiente desarrollo:

A–B/A+C1(B)=A+2n –1–B=2n +(A–B)–1

En la expresión se observa que el resultado obtenido difiere del buscado en el valor 2n y además tiene un error en defecto de valor 1. Este resultado debe interpretarse como un acarreo que debe sumarse al resultado si el paréntesis ( A - B) resulta positivo. En caso que el paréntesis resulte negativo el resultado estará expresado en complemento a uno.

Unidad Lógico–Aritmética (ALU)

Son bloques funcionales en escala MSI que permiten realizar operaciones lógicas y aritméticas sobre números binarios (generalmente de 4 bits). La operación a realizar se selecciona colocando los valores adecuados en las líneas de selección.

Estos bloques funcionales pueden conectarse en cascada para realizar operaciones sobre números de mayor número de bits.


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